一年以上放置してアレですが、回路上の問題点は一年前に改修済みで、その対応です。
Internet Archiveで見つけた富士通のプロダクトガイドを見ると、MB89352のアクセスタイミングの仕様を満たしていない可能性が極めて高い事が分かったので、その辺を改修をしています。同じSPCを用いる
X68000のSCSIボード(CZ-6BS1)では、これにどう対応しているのかOutsideの回路図で確認すると、なるほど、そうか…
変更点は、IORQをCSの生成から外し、RD/WRと論理積を取るようにして、1/2クロック(4MHzならば125ns)程度先にCSアサートを行なうようにします。以前の回路は、SPCのCSとRD/WRがほぼ同時期にアサートされる際どいものになっていました。一応、改修前の回路は、LH0080E(Z80E-CPU)/LH0083A(Z80A-DMA)の4MHz/6MHzで動作はしています。元から載っているLH0080AやNMOS版セカンドソース品では動作すると思いますが、CMOS版や非セカンドソース品では動作しないかもしれません。
改修時に、CSとDACKの同時アサートを試しました。ちなみにCZ-6BS1はこのタイプです。
若干手抜きがありますが、上図の様なデコードでも問題無く動作します。ただし、この回路ではCSとDACKが同時にアサートされている状態でDREG以外をアクセスできてしまうため注意が必要です。
実際の基板では、論理合成に必要な信号線が増えGAL16V8では入力ピン不足になったので、GAL20V8に置き換えています。
この頃になると空き地にいろいろ載せた後なので、SCSIが隅に追いやられた感じになっています。
